Tensordyne Napier
Tensordyne Napier用加法替代乘法的推理芯片
亦作、亦称：Napier · TDN · 对数推理芯片
Tensordyne 于 2026 年 6 月 15 日宣布流片的推理专用 AI 芯片，核心创新是对数数学（Logarithmic Mathematics）——将乘法转换为对数域的加法，在相同功耗下每瓦特生成的 Token 数是 NVIDIA Blackwell 的 17 倍，采用 3nm 工艺（TSMC 代工），计划 2027 年量产。
核心创新：对数数学
Napier 的核心创新是对数数学（Logarithmic Mathematics）在硅片上的工程实现。传统 GPU 的矩阵乘法是 O(n²) 次乘法和加法。Napier 通过将对数变换应用到硬件层面，将乘法转换为对数域的加法——加法比乘法快 3-5 倍，且能耗更低。
这不是理论创新，而是工程实现：Napier 的 ALU（算术逻辑单元）专门为对数运算优化，晶体管利用率比通用 GPU 高 10 倍。对数数学的概念可追溯到 16 世纪 John Napier 发明对数——正是为了简化天文计算中的大数乘法。Tensordyne 公司名和芯片名都致敬了这位数学家。
硬件架构
Napier 芯片采用 TSMC 3nm 工艺，与 Broadcom 合作完成设计和流片。硬件架构包含三大组件：
- 对数数学核心（TDN Math）——专门为对数运算优化的 ALU，以 Systolic Array 方式排列，实现高并行度的加法运算
- 两级快速内存——片上 SRAM（超低延迟）+ HBM3E（高带宽），解决内存墙问题
- TDN Link 高速互连——支持最多 72 芯片集群的 Any-to-Any 互连，由 HPE Juniper 提供。系统级配置为 TDN72 机架，包含 72 块 Napier 芯片，风冷设计。官方声称 TDN72 机架可达到 300 万 Tokens/秒的吞吐量，Capex 为同类方案的 1/3，Opex 为 1/8
路线图与展望
截至 2026 年 6 月，Napier 已完成流片（Tape-out），正在 TSMC 进入高量产准备（High-Volume Manufacturing, HVM）阶段。计划 2027 年正式量产和交付。挑战在于：性能声称和软件生态能否经受实际部署的检验。
Napier 目前提供 bit-exact 对数数学模拟器，可在没有 Napier 硬件的情况下预测精度。Tensordyne 在德国和美国加州均有办公室。如果 Napier 的性能声称成立，它将从根本上改变 AI 推理的经济模型——推理成本降低 94% 意味着许多当前不经济的应用将变得可行。
常见误解
日常交流中容易听到的简化说法，未必准确，但能帮助理解误解从何而来。
- 「用加法替代乘法的推理芯片」
- 「17 倍能效提升的 AI 加速器」
相关术语
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外部参考
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